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[发明专利]半导体结构-CN201710660042.1在审
发明人：陈永翔;杨怡箴 -专利权人：旺宏电子股份有限公司
申请日： 2017-08-04 - 公布日： 2019-02-26 - 主分类号： H01L29/78 文献下载
摘要：一种半导体结构，包括一基板、一第一源极/漏极区、一第二源极/漏极区、一通道掺杂区、和一栅极结构。第一源极/漏极区设置于基板中。第一源极/漏极区包括一第一区和一第二区，第二区位于第一区下。第二源极/漏极区设置于基板中。第二源极/漏极区与第一源极/漏极区相对设置。通道掺杂区设置于基板中，位于第一源极/漏极区与第二源极/漏极区之间。栅极结构设置于通道掺杂之上。在平行于基板之上表面的一投影面中，第一源极/漏极区的第二区与栅极结构分离。第一源极/漏极区、第二源极/漏极区、和通道掺杂区具有相同导电类型。
源极/漏极区基板通道掺杂栅极结构半导体结构第一区导电类型相对设置投影面平行

[发明专利]LDMOS晶体管结构及其制造方法-CN201110202772.X有效
发明人：曹国豪 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2011-07-19 - 公布日： 2013-01-23 - 主分类号： H01L29/08 文献下载
摘要：本发明提供一种LDMOS晶体管的结构及其制造方法，所述LDMOS晶体管包括半导体衬底、栅极区、体区、漂移区、源区和基区，设置于所述漂移区中的漏区和第一浅沟槽隔离区；所述漏区包括漏掺杂区和漏引出区，所述漏掺杂区包围所述漏引出区，所述漏掺杂区部分位于第一浅沟槽隔离区中，所述漏引出区全部或部分位于所述第一浅沟槽隔离区中。本发明所述LDMOS晶体管的漏区与第一浅沟槽隔离结构部分重合，保证漏区正常工作的同时缩小了漏区占用的面积，进而缩小的LDMOS晶体管的器件尺寸，提高了单个晶圆上器件的产量，同时缩小的芯片面积能够缩小给定封装的最大有效功率
ldmos 晶体管结构及其制造方法

[发明专利]半导体结构-CN201810488000.9在审
发明人：郑宇彣;卢炜业;王毓萱;李弘贸;蔡彦明;陈泓旭;林威戎;张志维;蔡明兴;林圣轩;郑雅忆;林正堂 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-05-21 - 公布日： 2019-09-10 - 主分类号： H01L29/08 文献下载
摘要：在一实施例中，结构包括具有源极/漏极区的主动区于基板上；介电层，位于主动区上并具有对准源极/漏极区的侧壁的侧壁；以及导电结构，沿着介电层的侧壁至源极/漏极区。源极/漏极区具有侧壁与自源极/漏极区的侧壁横向延伸的横向表面，且源极/漏极区还包含自源极/漏极区的侧壁横向延伸至源极/漏极区中的氮化区。导电结构包含沿着源极/漏极区的横向表面并沿着源极/漏极区的侧壁的至少一部分的硅化物区。
源极/漏极区侧壁半导体结构导电结构横向表面横向延伸介电层漏极区主动区自源氮化硅化物区基板对准

[发明专利]SiGe源/漏区制造方法-CN201210183117.9有效
发明人：刘佳磊 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2012-06-05 - 公布日： 2013-12-18 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种SiGe源/漏区制造方法，通过在刻蚀源/漏区凹槽之前对器件密集区的源/漏区进行掺杂离子注入，使得在刻蚀形成源/漏区凹槽过程中，所述器件密集区的刻蚀速率小于器件稀疏区，从而使得形成的所述器件密集区的源/漏区凹槽比器件稀疏区的浅，进而在SiGe填充源/漏区凹槽时，能够避免器件密集区的源/漏区凹槽填充SiGe出现凹陷，使得器件密集区与器件稀疏区的SiGe源/漏区的厚度保持一致，避免出现负载效应。
sige 制造方法

[发明专利]非易失性存储器件及其制造方法-CN200710104475.5无效
发明人：尹恩贞;李成泳;吕京奂;金旻相;金成玟 -专利权人：三星电子株式会社
申请日： 2007-04-23 - 公布日： 2008-02-06 - 主分类号： H01L27/115 文献下载
摘要：本发明提供了一种存储器件，该存储器件包括：第一有源区，在基底上；第一源/漏区和第二源/漏区，在基底上，第一源/漏区毗邻所述第一有源区的对应的第一侧壁，第二源/漏区毗邻所述第一有源区的对应的第二侧壁。第一栅结构设置在第一源/漏区和第二源/漏区之间的第一有源区上。第二有源区设置在位于第一源/漏区和第二源/漏区之间并毗邻第一源/漏区和第二源/漏区的第一栅结构上。第二栅结构设置在位于所述第一栅结构上面的第二有源区上。
非易失性存储器及其制造方法

[发明专利]双向表面电场减弱的漏极隔离DDDMOS晶体管及方法-CN201010270128.1有效
发明人：陈瑜;熊涛;罗啸;刘剑;孙尧 -专利权人：上海华虹NEC电子有限公司
申请日： 2010-08-31 - 公布日： 2012-03-21 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种双向表面电场减弱的漏极隔离DDDMOS晶体管及方法；包括：漏区和位于漏区两侧的体注入区，在漏区具有一层夹断注入层与漏区两侧的体注入区连接。本发明在双扩散漏极金属氧化物场效应晶体管的漏区加入了与体注入区连接的注入结构。在漏区加高电压时漏区纵向的电场可以有效的将漏极耗尽，从而有效减小表面电场。这样可以在承受高电压的同时提供低的导通电阻。同时由于漏区寄生电容减少，器件的工作频率得到有效的改善。
双向表面电场减弱隔离 dddmos 晶体管方法

[发明专利]一种半导体结构及其制造方法-CN201110182573.7有效
发明人：朱慧珑;尹海洲;骆志炯 -专利权人：中国科学院微电子研究所;北京北方微电子基地设备工艺研究中心有限责任公司
申请日： 2011-06-30 - 公布日： 2013-01-02 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种半导体结构及其制造方法，该方法包括以下步骤：提供衬底，在所述衬底上形成栅极堆叠；在所述衬底上形成源/漏区和源/漏外延区，所述源/漏外延区与源/漏区相连，且其长度大于所述源/漏区的长度，所述长度为平行于沟道长度的方向上的距离；形成覆盖所述栅极堆叠、所述源/漏区和所述源/漏外延区的层间介质层；在所述源/漏外延区上形成接触塞。本发明通过增加源/漏外延区，并将接触塞置于源/漏外延区之上，有效减小了源/漏区面积，进而减小了整个半导体器件的面积。
一种半导体结构及其制造方法

[发明专利]半导体装置-CN201110002331.5无效
发明人：鹰巢博昭 -专利权人：精工电子有限公司
申请日： 2011-01-06 - 公布日： 2011-08-10 - 主分类号： H01L27/02 文献下载
摘要：本发明提供半导体装置，其包括减小了占有面积的增加、具有充分的ESD保护功能的ESD保护用N型MOS晶体管，ESD保护用N型MOS晶体管具有这样的漏区：该漏区经由漏极延伸设置区与漏极接触区电连接，该漏极延伸设置区由与漏区同一导电型的杂质扩散区形成，并且沿着沟槽分离区的侧面和下表面设置，该漏极接触区由与漏区同一导电型的杂质扩散区形成。
半导体装置

[发明专利]具有场效应源区/漏区的半导体器件-CN200610168629.2有效
发明人：朴起台;崔正达;鲁旭镇 -专利权人：三星电子株式会社
申请日： 2006-12-19 - 公布日： 2007-06-27 - 主分类号： H01L29/78 文献下载
摘要：一种半导体器件，包括在半导体衬底中限定的有源区，以及横跨有源区的栅电极。在栅电极的两侧上的有源区中限定源区/漏区。源区/漏区的至少一个是由栅电极的边缘场产生的场效应源区/漏区。另一个源区/漏区是具有与衬底不同的杂质场和不同的导电性的PN结源区/漏区。源区/漏区的至少一个是场效应源区/漏区。因此，可以在器件中减小或消除短沟道效应。
具有场效应半导体器件

[发明专利]SiC衬底高速LDMOS开关器件及其制作方法-CN202210274773.3在审
发明人：岳丹诚 -专利权人：苏州华太电子技术股份有限公司
申请日： 2022-03-18 - 公布日： 2023-07-28 - 主分类号： H01L29/78 文献下载
摘要：所述SiC衬底高速LDMOS开关器件，包括：衬底、外延层和绝缘介质层；所述外延层内分布有体区和漏区缓冲区，所述体区内分布有源区接触区、体区接触区和沟道区；源极、漏极和栅极，所述源极与所述源区接触区电性连接，所述栅极沿器件覆盖在所述沟道区上方，所述漏极还经掺杂的多晶碳化硅层与所述漏区缓冲区电性连接，且所述漏区缓冲区内与所述掺杂的多晶碳化硅层接触的区域还形成有漏区增强区。本发明的漏极增强区的设置降低了器件电阻，增加了器件饱和电流；漏区缓冲区与漏极接触金属之间的多晶碳化硅层可以通过扩散形成漏区增强区，从而降低器件的导通电阻，增加开关速度。
sic 衬底高速 ldmos 开关器件及其制作方法

[发明专利]具有在其中共享源极/漏极区的晶体管的半导体装置-CN202010657486.1在审
发明人：石井利尚 -专利权人：美光科技公司
申请日： 2020-07-09 - 公布日： 2021-01-19 - 主分类号： H01L27/108 文献下载
摘要：本申请案涉及具有在其中共享源极/漏极区的晶体管的半导体装置。本文中公开一种设备，其包含：第一扩散区，其具有矩形形状并且包含沿所述第一方向布置的第一源极/漏极区和第二源极/漏极区；第二扩散区，其具有矩形形状并且包含沿所述第一方向布置的第三到第五源极/漏极区；第一栅电极，其沿第二方向延伸，并且设置于所述第一源极/漏极区和第二源极/漏极区之间以及所述第三源极/漏极区和第四源极/漏极区之间；和第二栅电极，其沿所述第二方向延伸，并且设置于所述第四源极/漏极区和第五源极/漏极区之间所述第一源极/漏极区和第三源极/漏极区带有彼此相同的电势，且所述第二源极/漏极区和第四源极/漏极区带有彼此相同的电势。
具有其中共享漏极区晶体管半导体装置

[发明专利]一种适用于平面工艺的InAs-GaSb TFET-CN202010449717.X有效
发明人：吕红亮;吕智军;孙佳乐;朱翊;李苗;张玉明 -专利权人：西安电子科技大学
申请日： 2020-05-25 - 公布日： 2022-09-30 - 主分类号： H01L29/739 文献下载
摘要：本发明涉及一种适用于平面工艺的InAs‑GaSb TFET，包括衬底；源区，设置在所述衬底上；第一漏区，设置在所述衬底上，且位于所述源区中；沟道层，设置在所述源区上；第二漏区，设置在所述第一漏区上；栅介质层，设置在所述沟道层和所述第二漏区上；栅极，设置在所述栅介质层上；源极，设置在所述源区上；漏极，设置在所述第二漏区上。本发明的InAs‑GaSb TFET，设置有第一漏区和第二漏区，第一漏区位于源区中，通过先外延、后注入的优化工艺引入了重掺杂漏区pn结，利用反偏pn结的电学阻隔特点在电学上实现源区与漏区间的有效电学隔断
一种适用于平面工艺 inas gasb tfet

[发明专利]隔离元件及其制造方法-CN201210034008.0无效
发明人：黄宗义;邱建维 -专利权人：立锜科技股份有限公司
申请日： 2012-02-15 - 公布日： 2013-08-21 - 主分类号： H01L29/78 文献下载
摘要：隔离元件包含：隔离井区，利用形成高压元件的微影制程与离子植入制程形成于基板中；栅极，形成于基板表面上；源极、漏极，分别位于栅极两侧的隔离井区中，且漏极与该源极由栅极隔开；漂移漏极区，形成于基板表面下方，且栅极与漏极由漂移漏极区隔开，部分漂移漏极区位于栅极下方，漏极位于漂移漏极区中；以及缓和区，形成于漂移漏极区下方的基板中，该缓和区的最浅部分位于漂移漏极区深度90％之下，且缓和区与漂移漏极区共享微影制程
隔离元件及其制造方法

[发明专利]自对准碰撞电离场效应晶体管-CN200780042618.2有效
发明人：吉尔贝托·库拉托拉;马克·范达尔;简·桑斯基 -专利权人： NXP股份有限公司
申请日： 2007-11-13 - 公布日： 2009-09-23 - 主分类号： H01L29/739 文献下载
摘要：以垂直地而非横向地布置在器件结构中的从栅极到源区/漏区中之一的偏移来形成碰撞电离MOSFET。该半导体器件包括：具有第一掺杂浓度的第一源/漏区；具有第二掺杂浓度并具有与第一源/漏区相反的掺杂类型的第二源/漏区，第一源/漏区与第二源/漏区被掺杂浓度小于第一掺杂浓度和第二掺杂浓度中任一个的中间区横向隔开；栅极，其与中间区电绝缘并被布置在中间区的上方，第一源/漏区和第二源/漏区与栅极横向对准；其中与中间区形成边界的第一源/漏区的整个部分与中间区的顶部在垂直方向上隔开。
对准碰撞电离场效应晶体管

[发明专利]一种PMOS晶体管、PMOS晶体管的制备方法及电子设备-CN201910680902.7在审
发明人：毛淑娟;罗军;许静 -专利权人：中国科学院微电子研究所
申请日： 2019-07-26 - 公布日： 2019-12-17 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种PMOS晶体管，包括：衬底，依次叠置在衬底上且彼此邻接的第一源/漏区、沟道区和第二源/漏区，围绕在沟道区外围形成有栅堆叠；其中，在第一源/漏区和第二源/漏区上叠置有金属硅化物层，在金属硅化物层上叠置有金属层；金属硅化物层与第一源/漏区、第二源/漏区之间形成的肖特基势垒低于金属层与第一源/漏区、第二源/漏区之间形成的肖特基势垒。本发明所述PMOS晶体管，在金属层与第一源/漏区、第二源/漏区之间，分别插入一层金属硅化物层，相比现有PMOS晶体管中形成的金属层与第一源/漏区、第二源/漏区接触，能有效降低PMOS晶体管中源漏区接触电阻
源/漏区金属硅化物层金属层叠置肖特基势垒沟道区衬底电子设备接触电阻晶体管源漏区栅堆叠邻接制备外围

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